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PCB 總線布線和布局：基礎知識
PCB 總線布線和布局：基礎知識
沒有 PCB 總線布線和布局，現代計算根本不可能實現。許多并行處理數據的數字系統也是如此。如果您正在進行新的 PCB 設計，并且需要在不同設備之間路由總線，則需要遵循一些簡單的規則，以確保您的信號不會失真并正確觸發后續設備。由于一些設計人員可能會質疑在總線布線中直角轉彎是否明智，因此我也將在這里說明這一點。
PCB總線布線的四大規則
總線布線的三個重要點是設計一致的走線阻抗、正確的端接和緊密的接地返回路徑以最小化環路電感。還有一個需要考慮的重點，即并行總線的走線長度匹配。同樣的問題適用于沿總線路由時鐘信號，無論是公共時鐘還是源同步時鐘。嵌入式時鐘，其中時鐘信號編碼在比特流的前幾位，不會在 PCB 總線布線中出現時鐘布線問題。
隨著驅動器/接收器 IC 串聯數量的增加，使用帶有總線的公共時鐘更容易出現錯誤定時信號。這是因為每個 IC 都會在信號軌跡上產生一些抖動，并且抖動會以正交方式增加。此外，每個 IC 都有一些延遲，來自公共時鐘源的時鐘線需要延遲匹配以解決累積的傳播延遲。使用 PLL 抑制時鐘中的抖動是可能的，但并不實際，尤其是當我們考慮雙向總線上的往返時鐘時。隨著數字系統變得更加復雜，標準化 IC 已轉向源同步或嵌入式時鐘方案。使用源同步時鐘，您仍然需要確保時鐘長度正確匹配 以便驅動器/接收器在適當的時間鎖定。
原理圖中的雙向總線
過孔在 PCB 總線布線中的使用
保持一致的信號/時鐘線長度和一致的阻抗的一方面在于您如何在總線中路由信號。即使在低數據速率下，您也應該盡量減少總線上的過孔，以防止阻抗不連續。如果您確實在總線上使用過孔，則可能需要沿著走線的長度錯開過孔，以便為過孔留出足夠的空間。
在布線具有指定差分/單端阻抗的密集差分對時尤其如此，因為您可能難以在一組走線上將過孔彼此相鄰放置。對于差分對，只要沿差分對對稱地布置過孔，您仍然可以避免一些輕微的過孔分離。當您為過孔騰出空間時，耦合會略微減弱，但您仍然可以在接收器處獲得足夠的共模噪聲抑制。
多層 PCB 總線布線
當使用具有非常嚴格公差的低電平設備（3.3 V 或更低）時，最好將電源和接地層放置在相鄰層上，接地層直接位于表面下方，以確保信號和電源完整性。此時，您不必擔心正交路由，但您需要確?？偩€中信號的長度匹配和阻抗一致。這將我們帶到了涉及 PCB 總線布線的另一點，我經常在 EE 論壇上看到這個問題。這涉及在總線中（或在任何其他情況下）路由信號時使用 45 度或直角轉彎。
PCB 總線布線中的直角或 45 度角？
大多數設計師會說，由于在拐角處產生的 EMI，您永遠不應在 PCB 布局中使用直角轉彎，這也會出現在總線中。一旦總線被分成單獨的走線，從邏輯上講，強串擾會出現在直角拐角附近的走線中。也有人說，直角彎曲會導致信號反射回源。
在數學上，由于折射率對比，走線和自由空間之間存在阻抗不匹配。每當阻抗不匹配時，就有可能發生反射和共振；在波傳播的任何結構中都是這種情況。然而，諧振是否可以支持為駐波，這會產生強烈的 EMI和串擾，取決于與行進信號頻率（數字或模擬）相比的結構尺寸。
一些設計師建議不要使用直角彎曲的實際原因是它們的可制造性。角落會在 PCB 中形成酸阱，其中蝕刻劑溶液的表面張力將蝕刻劑限制在角落處。這在狹窄的角落中更像是一個問題，其中軌跡以銳角分叉。當蝕刻劑陷入酸阱時，會導致過度蝕刻，從而增加跡線的表面粗糙度。今天，這是一個主要出現在低質量海外制造商身上的問題。
極高頻模擬信號或具有非常快上升時間的數字信號（我們在這里討論的是低于 20 ps?。┛梢栽诠战歉浇a生強制共振，但前提是直角結構的幾何形狀足夠小。與信號相關的半波長（對數字信號使用拐點頻率）通?？梢杂米鳈z查給定結構中是否會出現強制共振的基準。在直角轉彎的情況下，應使用四分之一波長，因為您具有開放結構。
對于具有 20 ps 上升時間（17.5 GHz 拐點頻率）的數字信號，假設有效介電常數為 4 ，半波長為 4.2 毫米。即使我們考慮 0.5 毫米（20 密耳）的寬大走線寬度以保持 50標準厚度 FR4上的歐姆阻抗，幾何形狀仍然太小，無法支持如此高的頻率諧振，這意味著任何諧振在從跡線輻射 EMI 時都會迅速衰減。出于實際目的，您可以有效地忽略 PCB 總線布線中直角彎曲的問題，因為在大多數情況下，任何輻射 EMI 都很弱。對于非常高頻的模擬信號，由于這些跡線的寬度往往更寬，因此產生共振的可能性更大。
檢查您的數據表和信令標準！
盡管數據表似乎有一些不一致的信息，但它們通常會告訴您在路由信號總線時允許的容差。任何長度/時序失配和阻抗變化都應作為設計規則輸入，以確保您的總線按規定執行。您的交互式布線工具可以在布線時檢查您的電路板，確保您的設備按預期工作。
Altium Designer ?中的交互式布局工具是PCB 總線布線的理想選擇。在您創建電路板時，這些工具會根據您的設計規則自動檢查您的布局。使用布局前和布局后仿真工具，您可以在轉向制造之前檢查總線設計中的信號完整性。