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通過帶有參考平面的 PCB 疊層設計進行阻抗管理
通過帶有參考平面的 PCB 疊層設計進行阻抗管理
我的第一個 PCB 遠非高速數字設備。它只是單層PCB上的放大器電路，控制阻抗甚至不是事后的想法。一旦我開始研究需要高采樣率的電光系統，控制阻抗始終是一個關鍵的設計問題。電路板上的受控阻抗是一個 PCB 布局問題，有一段時間作為 PCB 設計師，我對處理這個問題感到不太舒服。
一旦您開始處理高速或高頻信號，您會發現走線阻抗以及源和負載處的不匹配會對信號完整性產生重大影響。在射頻范圍及以上，控制信號遇到的阻抗將確保您的設備按設計運行。有一些簡單的設計策略可以幫助確保您的信號在操作過程中不會失真。
阻抗控制與受控電介質
阻抗控制和阻抗管理是兩個可以松散互換的術語，指的是設置 PCB 中信號所見阻抗的不同方法。顯然，沒有任何制造工藝是完美的，任何從生產線上下來的 PCB 都會在走線阻抗上有一些變化?；舅枷胧菍⑿盘栍龅降淖杩乖O置為特定值，理想情況下將任何阻抗不匹配限制為小值。
這可以通過兩種方式完成。首先，簡單地選擇用于形成走線的幾何形狀、排列和材料會影響它們的阻抗。周圍的電介質也會影響阻抗。這種情況對應于在具有無限厚度的電介質上布線的單個跡線。大多數簡單的阻抗計算器都假設這種情況。顯然，這種近似僅在少數特殊情況下有效。
您可能會想“等一下，為什么基板的介電常數會有所不同？” 有許多的原因。首先，相鄰走線之間以及走線與接地層之間的電介質形成一個電容器，介電常數決定了雜散電容。
由于走線和基板之間的界面不是完美的反射器，因此電場實際上會進入電介質并與走線中的場保持耦合。簡而言之，信號部分地在電介質中傳播，并沒有完全限制在跡線中。
這兩個事實都意味著多層 PCB 中的層堆疊會影響跡線中信號的阻抗。實際上，修改層堆疊允許設計人員調整整體走線阻抗。調整疊層會改變信號所見的有效介電常數，從而在許多應用中實現阻抗控制。
PCB 與組件之間的走線
阻抗控制設計
大多數設計人員可能熟悉阻抗控制，其中同時考慮走線布置、尺寸和接地平面布置。承載高速信號的走線應通過實心接地層布線，以便為電流提供可靠的返回路徑，最大限度地減少環路面積，從而最大限度地減少EMI引起的任何感應電流。
由于串聯電感增加、信號劣化以及與其他信號的干擾，跨分裂平面路由高速信號會導致信號傳播延遲。如果您必須在接地層的間隙上布線高速阻抗控制的走線，可以使用拼接電容器來提供電流返回路徑。這也最大限度地減少了環路和任何阻抗不連續性，因為跡線穿過接地平面中的間隙。
一些制造商提供阻抗計算器，可以幫助您選擇給定走線/接地平面布置所需的正確走線尺寸和所需的阻抗值。或者，如果您的走線尺寸受到限制，您可以使用這些計算器之一來確定 PCB 中源、走線和負載之間的阻抗失配水平。
在多層板的制造過程中，您的制造商可以通過改變 PCB 走線中的兩個橫截面尺寸之一來幫助您實現所需的阻抗值。他們通常會構建一個測試板（稱為“優惠券”）并修改走線尺寸和布置，以便在某個容差水平（通常為 +/- 10%）內達到所需的阻抗值。使用差分對時，走線間距是另一個可用于調整阻抗的參數。
如果設計人員指定必須固定走線的高度，那么他們將改變寬度，反之亦然，以獲得恰到好處的阻抗值。這也讓制造商有機會調整他們的流程，并確保您從生產運行中獲得更高的產量。
主板上的高密度走線
受控介電設計
與阻抗控制設計相比，層疊通常保持不變，受控電介質設計通過修改層疊來達到特定的跡線阻抗值。重新排列疊層排列、層厚，甚至將電介質更換為不同的材料，都是設計人員可以用來管理多層 PCB 中阻抗的措施。
阻抗控制設計一般也使用可控介質板，但反過來不一定如此。修改疊層布置、電介質厚度、預浸料厚度和層壓板厚度都會改變電路板上信號所見的阻抗。對于給定的走線幾何形狀，修改這些電路板參數可以讓您微調電路板的阻抗。
確定電路板行為的最佳方法是使用 3D 電磁仿真包。不幸的是，很多人沒有這個軟件，你將不得不求助于使用一些基本的阻抗計算器和你的直覺來了解修改電路板將如何影響阻抗。
尤其是在處理印刷電路板的信號完整性問題或布局問題時，您選擇的軟件應該能夠跟上過孔、布局、電源平面或其他平面管理和 PCB 堆疊。當您使用具有強大設計軟件的電路板時，管理具有跡線寬度的 PCB 布局將成為過去。