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串擾或耦合
串擾或耦合
串擾和耦合這兩個詞用來描述電磁能量從一條傳輸線注入到附近運行的另一條傳輸線。在印刷電路板中，串擾通常是在同一層中并排運行的兩條跡線，或者在相鄰層中一條在另一條的頂部。這種耦合能量在受害跡線上表現為噪聲，如果幅度太大，可能會導致故障。了解這種噪音是如何從一個軌跡轉移到另一個軌跡的，以及防止它發生的方法。
串擾或耦合
串擾或耦合描述了從一條傳輸線向附近運行的另一條傳輸線注入電磁能。在印刷電路板中，這種外來串擾通常是在同一層中并排運行的兩條跡線，或者在相鄰層中一條在另一條的頂部。這種耦合能量在受害跡線上表現為噪聲，如果幅度太大，可能會導致故障。雖然電感耦合或磁場串擾可能發生在 PCB 中，但串擾通常來自基于電場的電容耦合。本節將描述這種噪聲如何從跡線轉移到跡線以及防止它發生的方法。
圖 1 是顯示并排傳輸的兩條傳輸線中的電容耦合圖。上面的傳輸線顯示為正在切換，而下面的傳輸線處于非活動狀態。請注意，受害線旁邊有兩個波形。一個在線路的末端，驅動器在從動線路上，另一個在另一端或遠端。請注意，波形是不同的。受擾線路驅動端的波形頻率和形式通常稱為反向串擾或“近端串擾”、“NEXT”，受擾線路遠端的波形稱為“正向串擾或遠端串擾” , “FEXT”。
這兩種波的頻率形式究竟會是什么樣子取決于傳輸線的四個末端是什么。可能性是：短路、端接或開路。本單元末尾的參考文獻 1 詳細描述了這些終端如何導致外部串擾并影響在受害線路上看到的信號。從那篇論文中可以看出，最壞的情況是兩條線路的遠端都是開路，而受害線路的近端是短路。這恰好是大多數 CMOS 電路的工作方式。在這些條件下，在受害線上看到的波形將非常類似于圖 1 中所示的波形。
圖 2 顯示了兩種形式的電容耦合串擾（向前和向后）如何隨著兩條并排傳輸的傳輸線的長度變長而變化。請注意，隨著耦合長度變長，前向串擾比后向串擾增加得更慢。此外，請注意，后向串擾不會隨著耦合長度的增加而增加。這稱為“臨界長度”或反向串擾不會繼續增加或飽和的長度。
前向串擾比后向串擾增加得慢得多，并且不會成為印刷電路中的一個因素，因為并行運行的長度太短。當線路長達數米時，這種形式的串擾對于電話公司來說是一個主要問題。本節將重點介紹控制反向串擾的方法。
圖 2. 作為耦合長度函數的前向和后向串擾
用并排路由控制反向串擾的方法
當傳輸線并排運行時，電容耦合機制由電磁場的磁分量支配。在上下布線中，電場將占主導地位。
已經提出了幾種用于控制反向串擾的方法。其中包括：
限制傳輸線并排運行的長度
在兩條傳輸線之間插入“保護走線”
敏感信號兩側的“接地”過孔行
限制平行運行的長度
控制電容耦合串擾的最常用方法是限制兩條傳輸線并排運行的長度。甚至在幾個 PCB 布線器中都有一些例程，允許設計人員插入一個長度數字，并允許布線工具防止布線時間超過這個數量以減少耦合電容。要使此方法起作用，此長度必須小于圖 2 所示的臨界長度。 如果并行運行的長度達到臨界長度，可以看出繼續并行運行超過該點不會導致串擾增加. 圖 3 是臨界長度與信號上升時間的函數圖。圖上有三條曲線對應于三種不同的介電常數 (er)。二對應于鐵氟龍，
可以看出，隨著上升時間變快，臨界長度變短。上升時間為 1.4 納秒，臨界長度約為 6 英寸或 15 厘米。如果將路由器設置為允許三英寸并行運行，則可以在大多數設計中進行大部分連接，而不會耗盡電路板空間或層數。不幸的是，很少有現代集成電路這么慢。目前，高達 100 皮秒的上升時間非常普遍。查看圖 3，可以看出 100 皮秒處的臨界長度小于半英寸或約 1.5 厘米。在這些上升時間，長度控制將不起作用。這在超級計算機行業早已為人熟知，并沒有成為控制反向串擾的方法。
圖 3. 作為信號上升時間函數的臨界長度
如果限制串擾的長度控制不起作用，什么方法起作用？
再次參考圖 2，可以看出，一旦達到臨界長度，繼續平行布線不會導致額外的串擾。此時只有兩個參數會影響串擾量。這些是到最近平面的高度和邊緣到邊緣的間隔。圖 4 是顯示一旦達到臨界長度，串擾如何隨著最近平面上方的高度和邊緣到邊緣分離而變化的圖表。
圖 4. 后向串擾作為平面上方高度和分離帶狀線的函數
圖 4 的標題是“偏心”帶狀線。這意味著傳輸線位于兩個平面之間，但不在兩個平面之間居中。這是典型的 PCB，在一對平面之間具有兩個信號層。請注意，隨著最近平面上方高度的降低，串擾會顯著降低。當跡線彼此分開時，它也下降得更快。圖 5 是顯示 PCB 外部微帶線信號層的這些值的圖。
圖 5. 作為平面上方高度和分離度的函數的后向串擾，微帶線
守衛痕跡
許多經驗法則建議在傳輸線之間插入“保護走線”作為控制電容串擾的方法。如果這有效，為什么有效？如果它有效，使用這種方法有什么缺點嗎？許多公司的“標準做法”是使用 5 mil 線和 5 mil 間距布線。參考圖 4，如果 PCB 按照這些規則布線，并且最近平面上方的高度為 5 密耳（也很常見），則串擾約為 8%。如果這被確定為過多并添加了保護跟蹤，那會涉及什么？為了給保護走線留出空間，需要添加 5 mil 空間和 5 mil 走線?，F在，邊緣到邊緣的間隔是 15 密耳而不是 5 密耳，串擾小于 1%。導致這種下降的不是保護痕跡。那是分離。
添加保護走線的缺點是：這使得布線變得更加困難。警衛貿易不是障礙。它是一種諧振電路，可以通過創建帶通濾波器來增強串擾。
在并排布線中控制串擾的正確方法僅是分離。
多排“接地”過孔
一些應用筆記和專家提出的一種方法是在“關鍵”走線的兩側放置“接地”過孔以保護敏感的傳輸線。這種規則沒有任何有效的證據。當被問及要使用多少個通孔以及以什么間距使用時，它也伴隨著模糊的答案。如果它有用且必要，那么我們每天設計的服務器和路由器都不可能實現，因為所有這些過孔都沒有足夠的空間。這是一條虛假規則，不應使用。一個壓倒一切的觀察是有效的設計規則有直接的證明。這個沒有。
用過欠路由控制反向串擾的方法
當完成上下布線時，其中一條傳輸線在一層中，而另一條在上層或下層中，耦合由電場支配，就像在兩條傳輸線之間連接了一個小電容器一樣。耦合波形具有這種外觀。隨著現代邏輯的快速邊緣，耦合的能量隨著兩條跡線之間的重疊增長得如此之快，以至于它在非常短的運行中超過了允許的限制。
控制相鄰信號層串擾的唯一安全方法是在 X 方向的一層中布線，在 Y 方向的另一層中布線。大多數 PCB 布局系統都能夠將一層指定為 X，將另一層指定為 Y，以防止這種重疊。不幸的是，它們中的許多會時不時地違反此約束，因此設計人員需要在布線后仔細檢查以確保遵循此規則。
計算串擾
有許多關于如何間隔走線以控制不同波頻率和 PCB 設計的串擾的經驗法則。其中包括：最近平面上方高度的三倍；走線寬度的兩倍和走線寬度的四倍。這些聽起來有點隨意，而且確實如此。為了確定需要多少間距，首先需要回答的問題是可以接受多少串擾噪聲？由于 PCB 設計人員必須考慮許多因素，從電路板尺寸、信號完整性或阻抗等等，這是一個重要的問題。這取決于幾個因素，包括：受害跡線是否與幅度更高的另一條跡線相鄰，或者它是否與具有相同幅度信號的另一條跡線并列？
確定可接受的噪聲量
在本節末尾的參考文獻 2 中，有一章是關于使用噪聲容限分析創建設計規則的。在本節中，它表明邏輯系列的噪聲預算被多個噪聲源消耗。對于 CMOS，有四個主要噪聲源。它們是：串擾、反射、Vdd 上的紋波，以及 IC 封裝中的 Vdd 和地彈。一旦計算出最后三個的噪聲量，就從邏輯系列的噪聲容限中減去它，以得出可以容忍的串擾量。
一種確定串擾的分析方法
有一些分析工具允許人們計算兩條傳輸線之間的建議幾何結構將導致的串擾。圖 6 是 Hyperlynx ?中一對傳輸線的屏幕截圖，用于計算建議幾何結構的串擾。它是兩個 CMOS 電路，上一個激活，下一個設置為邏輯 0。
圖 6. 用于計算串擾的電路圖
圖 7 是一個屏幕，顯示了如何指定走線之間的間隔，以及平面上方的走線寬度和高度。應該注意的是，走線寬度與串擾無關，一旦傳輸線的布線超出“臨界長度”，則只涉及邊緣到邊緣的間隔和最近平面上方的高度。
圖 7. 顯示圖 6 中耦合對幾何的屏幕
圖 8 是驅動線從邏輯 1 切換到邏輯 0 時產生的一組波形。紅色波形是驅動線上驅動器處的信號，紫色波形是驅動線上接收器處的信號. 平坦的黃線是邏輯 0 的受害線的輸出，其上有凸起的波形是受害線的接收器端。
圖 8. 圖 6 中的驅動線路切換時的波形
受害線路上的噪聲出現在受害線路的“前向”或接收端，似乎不是應該出現在受害線路“后向”端的反向串擾。這樣做的原因是受害線的驅動端為邏輯0，即短路。從傳輸線部分可以看出，短路不吸收能量。相反，它們將其反射為反向波形，如圖 8 所示。傳輸線部分的第二個觀察結果是開路也不會吸收能量，而是將其雙倍反射，如圖 8 所示。
圖 8 中的串擾幅度在 3.3 伏信號線上約為 1 伏。這顯然太大了。解決方案是返回設置高度和間距的屏幕并調整一個或兩個，直到產生的串擾在設計窗口內。完成此分析后，產生的串擾規則將是精確的，而不是某些任意經驗法則的結果。
高速設計參考
“90 度角，最后的轉彎” Doug Brooks 等人，印刷電路設計，1998 年 1 月。
信號完整性-簡化，Eric Bogatin，Prentice Hall，2004 年。
“邏輯電路連接中的反射和串擾”，John A DeFalco，IEEE Spectrum，1970 年 7 月。
“第一次正確，高速 PCB 和系統設計實用手冊，第 1 和第 2 卷”，Zasio 和 Ritchey，Speeding Edge 2003 和 2006。