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低功耗VLSI中的互連設計
低功耗VLSI設計的目標是將電路塊組合為集成電路，同時保持較低的功耗和延遲時間。
互連的設計應具有優化的功率流，以確保信號通過集成電路傳輸。
盡管有許多解決方案可將功耗保持在較低水平，但仍需要設計互連，以平衡功耗，傳播延遲和SNR。
VLSI是將CMOS晶體管模塊集成到大型集成電路中的標準過程，但是CMOS互連并不總是節能?；ミB不僅包括跨半導體裸片布置的物理傳輸線，而且在設計節能系統時必須考慮所有的電源產生和耗散源。低功耗VLSI中的互連設計旨在降低功耗，同時在系統周圍傳輸信號時保持信號完整性。
為什么要擔心VLSI中的電源？
作為擴展晶體管架構和IC中無源組件的一部分，功耗已成為重要的設計約束，并且需要對整個互連進行優化。低功耗VLSI中互連設計的一個目標是在可能的情況下降低功耗，尤其是在高速數字電路模塊中。功耗成為VLSI中主要設計約束的原因有很多：
晶體管數：隨著器件規模的增加，晶體管的數量增加，因此每個晶體管的功耗需要降低。特別是對于CMOS器件，需要將CMOS反相器在開關過程中消耗的功率降至最低。
信號擺幅：在切換期間，狀態之間的信號擺幅將吸收大功率的瞬時電流。這是隨著晶體管縮放繼續而信號電平下降的原因之一。
更快的時鐘：更頻繁的開關操作會在散發熱量到封裝之前消散更多的功率，從而導致較高的芯片溫度和器件故障。
系統電源：更多設備使用電池供電，而不是壁式電源，因此需要將總功耗降至最低，以延長設備壽命。復雜的PLD和處理器是移動設備和嵌入式系統中功耗的主要驅動因素。
抗噪聲能力：需要將功耗保持在較低水平，但是將功耗過低會使數字信號電平達到SNR值接近1的地步。
互連上的IR下降：IC中的所有金屬互連都具有一定的DC電阻，該電阻會耗散傳播信號所攜帶的功率。隨著設備的擴展，更小的互連是首選，但是這些互連會消耗更多的功率。
這些要點中的許多都專門涉及低功耗VLSI中的互連設計，而其他一些則涉及給定IC與較大系統之間的交互。一些簡單的設計選擇可以幫助保持互連的功耗和損耗低，同時保持信號完整性，而仿真可以幫助在原型設計和測試之前進行設計驗證。
如何減少VLSI互連中的功耗
VLSI設計和布局中的功耗必須集中在四個領域：電路級，系統級，體系結構級和網絡級。電路級和體系結構級的設計選擇可以在半導體管芯上進行，并提供了兩種降低功耗的標準方法。
架構級設計技術
系統架構和路由拓撲是可以降低功耗的兩個廣泛領域。可以通過重新設計邏輯或合并電路塊來簡化互連的每個區域（驅動器，接收器，緩沖器和中繼器）中的電路，以減少總功耗。
修改總線拓撲是VLSI布局中的另一個區域，可以在該區域中優化體系結構以使其具有低功耗。特別地，總線分裂是用于減小互連上的電容性負載的一種方法。切換到基于網狀網絡的總線拓撲是減少布局中互連功耗的另一種方法。
該VLSI布局使用線性總線拓撲，但是類似點對點或網狀拓撲的替代方法可能會降低功耗。
電路級設計技術
VLSI互連已經在使用中繼器和緩沖器來減少傳播延遲，但是數字信號的切換仍然功耗低。為了減少瞬態信號擺幅期間的功耗，可以稍微降低電源電壓以減少功耗。也可以通過使用較寬的導線來減小導線電容（這也可以減少IR壓降），一旦電源和信號電平降低，這將進一步減少開關時間。
低功耗VLSI中互連設計的功耗優化
一旦使用電路模擬器產生了仿真結果，就需要優化低功耗VLSI互連，以在低電壓和電流水平下運行而不會降低信號質量。最好的電路設計工具可以通過為互連中的不同，真實或現象學電路元素運行參數掃描來幫助優化。通過迭代互連設計中的候選參數值，可以在平衡其他設計目標（如信號完整性）的同時將功耗降至最低。
參數掃描對于快速連續運行以下計算并得出設計結果很有用：
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電氣特性 |
模擬類型 |
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互連傳遞函數 |
確定傳遞函數中的極點和零點，并仿真互連部分中的脈沖響應，以確保信號不會失真。 |
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傳輸線阻抗 |
檢查阻抗是否與互連的接收器端的負載阻抗匹配。 |
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直流電阻和功率損耗 |
使用直流電阻和互連電流計算功率損耗（IR降），并確保接收器看到足夠的信號電平以防止誤碼。 |
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瞬態分析 |
使用它來檢查信號擺幅并計算平均功耗 |
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噪音分析 |
使用噪聲分析來確定SNR的適當限制，以確?？梢栽谙到y的本底噪聲以上解析信號。 |
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其他任務，例如溫度和產量分析 |
檢查優化的功率在系統的預期工作溫度范圍內穩定。 |
在這些分析中運行參數掃描還可以確定功耗，并且可以檢查其他設計指標以確保正確的系統操作。最好的電路設計和仿真軟件將使用基于SPICE的仿真引擎幫助自動執行這些分析。