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導致PCB中信號完整性問題的9個因素
導致PCB中信號完整性問題的9個因素
對于設計人員來說，避免PCB中信號完整性問題是一項極其復雜的任務。它需要對信號完整性設計規則和技術有深入的了解。隨著更快的邏輯系列的推出，設計人員已經意識到簡單的PCB布局無法滿足信號完整性要求。
高速設計帶有特殊的信號完整性問題，如果處理不當，可能會令您頭疼。始終建議工程師考慮某些最佳的PCB設計服務，以最大程度地減少早期設計周期中的信號完整性問題，從而避免昂貴的設計迭代。
在進行過程中，我們將提供有關以下主題的更多見解：
PCB中的信號完整性是什么？
PCB中信號完整性的需求
導致PCB中信號完整性問題的9個因素
PCB中的信號完整性是什么？
信號完整性（SI）表示信號無失真傳播的能力。信號完整性不過是通過傳輸線的信號質量。當信號從驅動器傳播到接收器時，它可以測量信號衰減量。在較低的頻率下，該問題不是主要問題，而是在PCB以較高的速度和較高的頻率（> 50MHz）運行時要考慮的重要因素。在高頻狀態下，需要同時注意信號的數字和模擬方面。
傳輸介質對信號完整性的影響。
當信號從驅動器傳播到接收器時，它不會保持不變，原始發送的任何信號都會以不同程度的失真接收。該信號失真是由于阻抗失配，反射，振鈴，串擾，抖動和接地反彈等因素而發生的。設計人員的主要目標應該是使這些因素最小化，以使原始信號可以以最小的失真到達目的地。還需要特別注意以保持信號質量并控制其在電子電路中的不良影響。
PCB中信號完整性的需求
當我們在PCB中遇到信號完整性問題時，它可能無法按預期工作。它可能以不可靠的方式工作-有時有時不起作用。它可能在原型階段就可以工作，但是在批量生產中常常會失敗。它可能在實驗室工作，但在現場無法可靠運行；它在較舊的生產批次中有效，但在新的生產批次中無效，等等。
它會變形，即其形狀從所需的形狀變化
有害的電子噪聲會疊加在信號上，從而降低其信噪比（S / N）
它會為板上的其他信號和電路產生有害的噪聲
在以下情況下，PCB被認為具有必要的信號完整性：
其中的所有信號傳播都不會失真
其設備和互連不易受到其周圍其他電氣產品的外部電氣噪聲和電磁干擾（EMI）的影響，其性能達到或優于法規標準
根據或優于法規標準，它不會在與其連接的或其附近的其他電路/電纜/產品中產生，引入或輻射EMI。
導致PCB中信號完整性問題的9個因素
PCB中信號完整性問題的最重要原因可能是更快的信號上升時間。當電路和設備以中等的上升和下降時間在中低頻率下工作時，由于PCB設計而引起的信號完整性問題就很少出現了。但是，當我們在較高（RF和更高）頻率下工作時，信號上升時間要短得多，因此，由于PCB設計而引起的信號完整性成為一個非常大的問題。
上升時間的減少對于信號完整性至關重要。
導致PCB中信號完整性下降的因素：
一般而言，快速的信號上升時間和高信號頻率會增加信號完整性問題。為了進行分析，我們可以將各種信號完整性問題分為以下幾類：
1.由于線路阻抗不受控制而導致的信號衰減
網絡上的信號質量取決于信號跡線及其返回路徑的特性。在線路上運行期間，如果信號遇到線路阻抗的變化或不均勻，則會遭受反射而引起振鈴和信號失真。
而且，信號上升時間越快，由不受控制的線阻抗的變化引起的信號失真就越大。我們可以通過以下方法減少或消除線路阻抗變化，從而將反射引起的信號失真降至最低：
確保信號線及其返回路徑充當具有統一受控阻抗的統一傳輸線。
將信號返回路徑作為均勻平面放置在靠近信號層的位置。
確保受控阻抗信號線看到匹配的源阻抗和接收器阻抗–與信號線的特征阻抗相同。這可能需要在源端和接收器端增加適當的終端電阻。
2.由于其他阻抗不連續性造成的信號衰減
阻抗不連續會導致振鈴和信號失真。
如前所述，如果信號在傳播過程中遇到阻抗不連續性，則會遭受反射而引起振鈴和信號失真。在遇到以下情況之一時，將發生線路阻抗的不連續性：
當信號在其路徑中遇到過孔時。
當信號分支成兩行或更多行時。
當信號返回路徑平面遇到不連續性時，如將線根連接到信號線時平面中的裂口。
當線根連接到信號線時。
當信號線在源端開始時。
信號線在接收器端終止時。
當信號和返回路徑連接到連接器引腳時。
并且，信號上升時間越快，由阻抗不連續引起的信號失真就越大。我們可以通過以下方法將由于線路阻抗不連續而導致的信號失真降至最低：
通過使用較小的微通孔和HDI PCB技術，可將通孔和通孔短線造成的不連續影響最小化。
減少跟蹤存根的長度。
當在多個位置使用信號時，以菊花鏈方式而不是多分支分支方式路由走線。
源端和接收端的終端電阻正確。
使用差分信號和緊密耦合的差分對，它們本質上更不受信號返回路徑平面中的不連續性影響。
確保在發生不連續的連接器處，信號線應盡可能短，信號返回路徑應盡可能寬。
3.由于傳播延遲而導致的信號衰減
信號在PCB上從源到接收器傳播時需要花費有限的時間。信號延遲與信號線長度成正比，與特定PCB層上的信號速度成反比。如果數據信號和時鐘信號與整體延遲不匹配，它們將在不同的時間到達接收器進行檢測，這將導致信號偏斜；過度的偏斜會導致信號采樣錯誤。隨著信號速度變得越來越高，采樣率也越來越高，可允許的偏斜變得更小，從而更容易產生由于偏斜引起的誤差。
提示：信號延遲匹配（主要是走線長度匹配）可以最大程度地減少一組信號線中的偏斜。
4.由于信號衰減導致的信號衰減
由于傳導走線電阻（由于趨膚效應而在較高頻率下增加）和介電材料耗散因數Df引起的損耗，信號在PCB線路上傳播時會受到衰減的影響。這兩個損耗都隨頻率的增加而增加，因此，信號的較高頻率分量將比較低頻率分量遭受更大的衰減；這會導致信號帶寬的減少，然后由于信號上升時間的增加而導致信號失真；信號上升時間過長會導致數據檢測錯誤。
提示：當信號衰減是一個重要的考慮因素時，必須選擇正確類型的低損耗高速材料并適當控制走線幾何形狀，以最大程度地減小信號損耗。
5.由于串擾噪聲導致的信號衰減
相鄰PCB信號線上的串擾。
信號線或返回路徑平面上的快速電壓或電流轉換可能會耦合到相鄰的信號線上，從而在串擾附近產生有害信號，并在相鄰信號線上產生開關噪聲。由于走線之間的互電容和互感而發生耦合?？梢酝ㄟ^增加走線之間的空間來減少這種互電容和電感耦合。根據經驗，空間應為走線寬度（3W）的三倍。與往常一樣，更快的上升時間信號會產生更多的串擾和開關噪聲。
串擾和開關噪聲可通過以下方法降低：
增加相鄰信號走線之間的間隔。
使信號返回路徑盡可能寬，并且像均勻平面一樣均勻，并避免分離的返回路徑。
使用較低介電常數的PCB材料。
使用差分信號和緊密耦合的差分對，它們本質上更不受串擾影響。
6.由于電源和地面配電網而引起的信號衰減
電源和接地導軌或路徑或平面的阻抗非常低，但阻抗非零。當輸出信號和內部門切換狀態時，通過電源和接地導軌/路徑/平面的電流會發生變化，從而導致電源和接地路徑中的電壓下降。這將降低設備電源和接地引腳之間的電壓。這種情況的頻率越高，信號轉換時間越快，同時線路切換狀態的數量越多，電源和地線兩端的電壓下降幅度就越大。這將減少信號的噪聲容限，如果過大，則會導致設備發生故障。
為了減少這些影響，配電網絡的設計必須使電源系統的阻抗最?。?span>
電源平面和接地平面應盡可能靠近在一起，并盡可能靠近PCB表面。這將減少通孔電感。
應在電源和接地軌之間使用多個低電感去耦電容器，并且應將它們放置在盡可能靠近器件電源和接地引腳的位置。
使用短引線的設備包裝。
將薄的高電容芯線用于電源和地線會大大增加電容，并降低電源線和地線之間的阻抗。閱讀我們如何減少PCB布局中的寄生電容。
7.由于EMI / EMC而導致的信號衰減
EMI / EMC隨著頻率和信號上升時間的增加而增加。對于單端信號電流，輻射遠場強度隨頻率線性增加，而對于差分信號電流則隨頻率線性增加
8.由于via stub和trace stub引起的信號完整性問題
過孔存根是不用于信號傳輸的過孔的一部分。過孔短截線充當具有特定諧振頻率的諧振電路，在該特定諧振頻率下，它會在其中存儲最大能量。如果信號在該頻率或附近具有重要分量，則該信號的分量將由于通孔短截線在其諧振頻率上的能量需求而被嚴重衰減。在下面描述的示例中，過孔的A部分用于從外層導體C1到內層導體Cn的信號傳播。但是過孔的B部分是多余的–因此，過孔存根。在此處了解有關通孔樁及其對信號衰減和數據傳輸速率的影響的更多信息。
Via stub會導致PCB中的信號嚴重衰減。
較長的短線可能會充當天線，因此會增加問題，從而無法符合EMC標準。存根跟蹤也會產生對信號完整性產生負面影響的反射。高速信號上的上拉或下拉電阻是短截線的常見來源。如果需要這樣的電阻器，則將信號作為菊花鏈進行路由。
通過實現菊花鏈路由來避免存根跟蹤。
9.由于地面彈跳而引起的信號完整性問題
由于汲取的電流過大，電路的接地參考電平從原來的偏移。這是由于接地電阻和互連電阻（例如鍵合線和走線）引起的。因此，接地中不同點的接地電壓電平會有所不同。這被稱為接地反彈，因為接地電壓會隨電流而變化。
減少地面反彈的技術：
實施去耦電容至本地接地。
包含串聯的限流電阻。
將去耦電容器靠近引腳放置。
運行適當的地面。
信號的上升時間是SI問題中的關鍵參數。為了達到理想的信號完整性水平，我們應該專注于阻抗控制，衰減，接地反彈，傳播延遲和EMI / EMC。在PCB的設計階段應采用信號完整性措施，因為我們不能時常提出新的設計。最好事先進行處理，而不是讓它實時破壞設備的性能。查看有關如何實現魯棒的PCB設計工作流程以實現信號完整性的文章？收集有關PCB設計以提高信號完整性的更多信息。